Soutenance de thèse de Carlos DIAZ LLORENTE
" Caractérisation de transistors à effet tunnel fabriqués par un processus basse température et des architectures innovantes de TFETs pour l’intégration 3D "
Mardi 27 Novembre 2018 à 10h30
Résumé:
Cette thèse porte sur l’étude de transistor à effet tunnel (TFET) en FDSOI à géométries planaire et triple grille/nanofils.
Nous rapportons pour la première fois des TFETs fabriqués par un processus basse température (600°C), qui est identique à celui utilisé pour l’intégration monolithique 3D. La méthode “Dual Id-Vd” confirme que ces TFETs fonctionnent par effet tunnel et non pas par effet Schottky. Les résultats des mesures électriques montrent que l’abaissement de la température de fabrication de 1050°C (HT) à 600°C (LT) ne dégrade pas les propriétés des TFETs. Néanmoins, les dispositifs réalisés à basse température montrent un courant de drain et de fuite plus élevés et une tension de seuil différente par rapport aux HT TFETs. Ces phénomènes ne peuvent pas être expliqués par le mécanisme d’effet tunnel. Le courant de pompage de charges révèle une densité d’états d’interface plus grande à l’interface oxide/Si pour les dispositifs LT que dans les TFETs HT pour les zones actives étroites.
Par ailleurs, une analyse de bruit basse fréquence permet de mieux comprendre la nature des pièges dans les TFETs LT et HT. Dans les TFETs réalisés à basse température nous avons mis en évidence une concentration en défauts non uniforme à l’interface oxide/Si et à la jonction tunnel qui cause un effet tunnel assisté par piège (TAT). Ce courant TAT est responsable de la dégradation de la pente sous seuil. Ce résultat montre la direction à suivre pour optimiser ces structures, à savoir une épitaxie de très haute qualité et une optimisation fine des jonctions.
Finalement, nous avons proposé de nouvelles architectures innovatrices de transistors à effet tunnel.
L’étude de simulation TCAD montre que l’extension de la jonction tunnel dans le canal augmente la surface de la région qui engendre le courant BTBT. Une fine couche dopée avec une dose ultra-haute en bore pourrait permettre l’obtention à la fois d’une pente sous le seuil faible et un fort courant ON pour le TFET.
Membres du Jury :
Résumé:
Cette thèse porte sur l’étude de transistor à effet tunnel (TFET) en FDSOI à géométries planaire et triple grille/nanofils.
Nous rapportons pour la première fois des TFETs fabriqués par un processus basse température (600°C), qui est identique à celui utilisé pour l’intégration monolithique 3D. La méthode “Dual Id-Vd” confirme que ces TFETs fonctionnent par effet tunnel et non pas par effet Schottky. Les résultats des mesures électriques montrent que l’abaissement de la température de fabrication de 1050°C (HT) à 600°C (LT) ne dégrade pas les propriétés des TFETs. Néanmoins, les dispositifs réalisés à basse température montrent un courant de drain et de fuite plus élevés et une tension de seuil différente par rapport aux HT TFETs. Ces phénomènes ne peuvent pas être expliqués par le mécanisme d’effet tunnel. Le courant de pompage de charges révèle une densité d’états d’interface plus grande à l’interface oxide/Si pour les dispositifs LT que dans les TFETs HT pour les zones actives étroites.
Par ailleurs, une analyse de bruit basse fréquence permet de mieux comprendre la nature des pièges dans les TFETs LT et HT. Dans les TFETs réalisés à basse température nous avons mis en évidence une concentration en défauts non uniforme à l’interface oxide/Si et à la jonction tunnel qui cause un effet tunnel assisté par piège (TAT). Ce courant TAT est responsable de la dégradation de la pente sous seuil. Ce résultat montre la direction à suivre pour optimiser ces structures, à savoir une épitaxie de très haute qualité et une optimisation fine des jonctions.
Finalement, nous avons proposé de nouvelles architectures innovatrices de transistors à effet tunnel.
L’étude de simulation TCAD montre que l’extension de la jonction tunnel dans le canal augmente la surface de la région qui engendre le courant BTBT. Une fine couche dopée avec une dose ultra-haute en bore pourrait permettre l’obtention à la fois d’une pente sous le seuil faible et un fort courant ON pour le TFET.
Membres du Jury :
- Gérard GHIBAUDO : Directeur de thèse
- Olivier BONNAUD : Rapporteur
- Guilhem LARRIEU : Rapporteur
- Mireille MOUIS : Examinateur
- Francisco GAMIZ : Examinateur
Partenaires
Thèse préparée au CEA/LETI, sous la direction de Gérard GHIBAUDO, IMEP-LAHC
encadrée par C. Le Royer et J.-P. Colinge au LETI/DCOS/SCME/LICL et S. Cristoloveanu à l’IMEP-LAHC
encadrée par C. Le Royer et J.-P. Colinge au LETI/DCOS/SCME/LICL et S. Cristoloveanu à l’IMEP-LAHC
Infos date
Soutenance de thèse de Carlos DIAZ LLORENTE, pour une thèse de DOCTORAT de l' Université de Grenoble Alpes , spécialité "NANO ELECTRONIQUE et NANO TECHNOLOGIES ", intitulée:Infos lieu
Salle Z306 (Bâtiment Z) - Phelma/Minatec3 rue parvis Louis Néel
38016 Grenoble cedex1
Contact
Gérard GHIBAUDO
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