Soutenance de thèse de M. LACORD Joris

Depuis la commercialisation du premier circuit intégré en 1971, l'industrie de la microélectronique s'est fixée comme leitmotiv de réduire les dimensions des transistors MOSFETs, selon la loi de Moore. A partir des noeuds technologiques 28 et 22nm, les effets canaux courts sont trop difficiles à contrôler et de nouvelles architectures de transistors sont introduites pour poursuivre sa miniaturisation: FDSOI pour STMicroelectronics et Trigate pour Intel.
Dans ce contexte, l'évaluation des performances des technologies CMOS est clé et les travaux de cette thèse proposent de les évaluer au niveau circuit. Des modèles spécifiques d'estimation des paramètres électrostatiques et des capacités parasites sont développés. Ceux-ci sont d'abord utilisés sur des technologies amonts (co-intégration III-V/Ge et intégration 3D) puis sont implémentés en VerilogA pour être utilisés avec les outils conventionnel de CAO. Ceci fournit un modèle compact prédictif et utilisable pour toutes les architectures CMOS, qui est utilisé pour évaluer les performances logiques et SRAM des architectures BULK, FDSOI et Trigate a noeuds 20nm et 16nm.