Contexte et objectifs
L’axe « CMOS » de l’IMEP-LaHC jouit d’une réputation internationale reconnue depuis plus de 30 ans en matière de conception et de caractérisation des dispositifs à semi-conducteurs. Il a été notamment pionnier dans l’étude et la promotion des technologies CMOS sur SOI. Notre mission générique consiste à explorer et étendre les frontières de la micro- et nano-électronique CMOS. L’objectif permanent du groupe est la compréhension des mécanismes physiques en vue de leur utilisation pour le développement des technologies, des dispositifs et de leurs applications.
Nos activités de recherche se déroulent notamment dans le contexte du Labex MINOS sur Minatec et en lien étroit avec nos partenaires locaux (CEA, ST, SOITEC, …) et internationaux (réseaux et projets européens, accords bilatéraux…). Elles sont par ailleurs largement soutenues par des projets européens et nationaux.
Nouveaux matériaux et nouvelles architectures MOS
Convaincus que les variantes SOI assureront l’expansion future du CMOS et la transition de la micro- vers la nano-électronique, nous y consacrons beaucoup d’efforts sur deux plans : matériaux et dispositifs. Sur la base des technologies silicium, nous étudions les matériaux alternatifs au silicium massif (SOI, GeOI, Si contraint, SiC, III-V, GaN, etc.) ainsi que les nouvelles architectures de transistors MOS et de mémoires associées. L’accent est mis notamment sur les composants à faible pente sous le seuil pour les applications combinant performance et faible consommation.
Keywords: SOI, ultra-thin body and BOX (UTBB), GeOI, grilles multiples, nanofils(NW), MOSFET III-V, Tunnel FET, steep slope, floating body effects, ReRAM, NVM, variabilité spatiale et dynamique…
Caractérisation du transport et des interfaces diélectriques
Notre expertise dans ce domaine est fortement sollicitée pour évaluer le potentiel des matériaux alternatifs (pour le canal, la grille et les isolants enterrés), les effets de l'ingénierie de contrainte mécanique dans le canal et l’influence de l’architecture du transistor (films ultra-minces, grilles multiples, FinFET, JLT, nanofils, etc.). Notons que la pertinence d’une option technologique doit toujours être évaluée pour des canaux courts typiques du nœud technologique car les conclusions peuvent différer notablement de celles obtenues en canal long !
Keywords: mobilité des électrons et des trous, vitesse des électrons et des trous, vitesse de saturation, vitesse d’injection thermoïonique, transport hors d’équilibre, processus d’interaction, transport balistique, confinement et couplages quantiques, couplage entre canaux de conduction, inversion volumique, pièges d’interface, défauts…
Techniques de caractérisation et des méthodologies d’extraction de paramètres
La compréhension de la physique de ces nouveaux composants passe par la capacité des expérimentateurs à extraire à partir des caractéristiques électriques des paramètres physiquement pertinents caractéristiques des différents phénomènes impliqués (couplage électrostatique, transport électronique, piégeage/dépiégeage des porteurs, effets quantiques, etc). Pour maintenir cette expertise au meilleur niveau mondial, nous développons en permanence nos techniques de caractérisation, les modèles physiques sous-jacents et nos outils de simulation.
Keywords: pseudo-MOS, Y-function, split CV, analyse G-w, transitoires, effet Hall, magnétoresistance de canal, pompage de charge, bruit basse fréquence (LFN), mesures à basse température…
Filières alternatives au silicium
Les filières alternatives au silicium (SiC, GaN, substrats organiques, graphène) constituent également des sujets importants qui, de plus, démontrent notre volonté d’ouverture tout en utilisant à bon escient notre expertise en physique des dispositifs à semi-conducteurs.
Robust fabrication of suspended ribbons made of CVD graphene with scalable fabrication techniques
Support and collaborations: CNRS network of technological facilities Renatech (clean rooms for device fabrication), Georg Düsberg’s team, Trinity College, Dublin (growth and transfer of CVD graphene)
See for instance: O. I. Aydin, T. Hallam, J.L. Thomassin, M. Mouis, and G. Duesberg, Challenges in Suspending CVD Graphene:More than Capillary Effects, 15th International Conference on Ultimate Integration on Silicon (ULIS), 8-9 April 2014, Stockholm, Sweden, IEEE, Proceedings of ULIS 2014, pp. 33-36, doi: 10.1109/ULIS.2014.6813899 (2014)
Channel magnetoresistance in the saturation regime of operation MOS transistors: a new insight into high field transport
Contact : Gérard Ghibaudo, Mireille Mouis
Support and collaborations: LCMI (high magnetic field), STMicroelectronics (devices pro-vision)
See for instance : Minju Shin, Ming Shi, Mireille Mouis, Antoine Cros, Emmanuel Josse, Ben-jamin Piot, Gyu-Tae Kim and Gérard Ghibaudo, Experimental and theoretical investigation of magnetoresistance from linear operation to saturation in 14nm FDSOI MOS devices, submit-ted to IEEE Transactions on Electron Devices, 2014
Contact : Gérard Ghibaudo, Mireille Mouis
Support and collaborations: CATRENE/Reaching22, ENIAC/Places2Be, in collaboration with STMicroelectronics (device provision)
See for instance : Minju Shin, Ming Shi, Mireille Mouis, Antoine Cros, Emmanuel Josse, Gyu-Tae Kim and Gérard Ghibaudo, Full split C-V method for parameter extraction in Ultra Thin BOX FDSOI MOS devices, Solid-State Electronics, accepted 16 Apr. 2014, first published online 10 May 2014, doi: 10.1016/j.sse.2014.04.039 (May 2014).
Evolution of low frequency noise and noise variability through CMOS bulk technology nodes from 0.5 ?m down to 20 nm
Collaborations: STMicroelectronics and CEA-LETI
See for instance : E. G. Ioannidis, S. Haendler, C. G. Theodorou, S. Lasserre, C. A. Dimitriad-is, G. Ghibaudo, Evolution of low frequency noise and noise variability through CMOS bulk technology nodes from 0.5 ?m down to 20 nm, Solid State Electronics, 95, 28-31 (2014).
Low frequency noise variability
Contact : Gérard Ghibaudo
Support and collaborations: STMicroelectronics. Projet ENIAC Places2Be
See for instance : E. G. Ioannidis, S. Haendler, C. G. Theodorou, S. Lasserre, C. A. Dimitri-adis, G. Ghibaudo, Evolution of low frequency noise and noise variability through CMOS bulk technology nodes from 0.5 ?m down to 20 nm, Solid State Electronics, 95, 28-31 (2014).
Modeling basic charge pumping curves in various experimental conditions
Contact : Daniel Bauza
Support: European network of Excellence NANOSIL, Catrene Project UTTERMOST.
See for instance : D. Bauza, “On the meaning of charge pumping curve edges” International Reliability Physics Symposium (IRPS), April 14-18, 2013; Monterey, CA, USA, Proceedings pp. GD 2.1-2.4.; D. Bauza,“Charge pumping, an overview of the technique and recent new features,” Tutorial, 2011 IEEE International Integrated Reliability Workshop (IIRW) – Stanford Sierra Conf. Center - S. Lake Tahoe, CA, USA, October 16-20, 2011.
The use of charge pumping for studying defects in high-k gate stacks.
Contact : Daniel Bauza
Support and collaborations : FMNT, MEDEA + Project FOREMOST, NANOSIL Network of Excellence, collaboration LETI-CEA, ST Microelectronics.
See for instance : O. Ghobar et al. “Defects in the interfacial layer of SiO2-HfO2 gate stacks: depth distribution and identification,” IEEE International Reliability Workshop (IIRW), Stanford Sierra Conf. Center - S. Lake Tahoe, CA, USA, October 15-18, 2007.
Sharp Switching Transistors
Two new devices with fascinating performance have been conceived and patented recently.
BET-FET – The Bipolar Enhanced TFET combines tunneling and bipolar transistors embedded within the same body. The revolutionary idea is to use the tunneling current as base current of the bipolar transistor. The collector current is an amplified (x1000) image of the tunneling current. Simulations predict that BETFETs can achieve very high ON-current (4 mA/µm) and sub-60 mV/decade subthreshold slope over 7 decades of current [2].
Z2-FET – The ‘Zero impaction ionization and Zero subthreshold swing field-effect transistor’ is a forward biased PIN diode with undoped body partially covered by the front gate (Fig. 1a) [3]. A negative gate bias VG and a positive substrate bias VBG generate two potential barriers which respectively block the electron injection from drain and the hole injection from source. The gate and substrate biases actually emulate by field effect a PNPN configuration without need for specific body doping. By increasing VG, the electron barrier is lowered enabling electrons to flow to the source where they cause the lowering of the hole barrier. This positive feedback instantaneously unblocks the device. Fig. 1b shows the transfer characteristics, where the current increases abruptly over 8 decades as VG is increased by 1mV only. This performance is unrivalled by classic MOS transistors. Further ID-VD measurements (Fig. 1c) reveal a VG-controlled hysteresis, which is useful for various applications: ESD protection of FDSOI circuits [4], capacitorless DRAM, single-transistor SRAM, sensing, fast logic, etc.
[1] A. Villalon et al, First demonstration of strained SiGe nanowires TFETs with ION beyond 700 µA/µm. 2014 Symposia on VLSI Technology and Circuits, Honolulu, USA, (9–13 june 2014).
[2] J. Wan, A. Zaslavsky, C. Le Royer, S. Cristoloveanu, Novel bipolar-enhanced tunneling FET with simulated high on-current. IEEE Electron Device Letts., 34, n? 1, 24–26 (2013).
[3] J. Wan, A. Zaslavsky, C. Le Royer, S. Cristoloveanu, A feedback silicon-on-insulator steep switching device with gate-controlled carrier injection. Solid-State Electronics, 76, 109–111 (2012).
[4] Y. Solaro et al, Innovative ESD protections for UTBB FD-SOI technology. IEDM'13, Washington DC, USA (9–11 dec. 2013).
Contact:
Sorin Cristoloveanu Tél : +33 456 529 499.
Projets de recherche
• FP7/ICT/NoE NanoFunction
• FP7/ICT/CSA SQWIRE
• FP7/ICT/CSA Compose3
• CATRENE/Reaching22
• DGCIS UTTERMOST
• ENIAC JU Places2Be
NATIONAUX:
• MINEFI/Nano2017
• ANR Nadhevi
• ANR MOSInAs
• BQR CELESTE
• Fondation Nanosciences : DispoGraph, RRAM
GDR
• GDR Nanoélectronique
• GDRI GNT
• GDR OXYFUN