EZ-FET : un dispositif de caractérisation électrique pour l’optimisation de procédés de fabrication à basse température de substrats et composants SOI

Soutenance de thèse de Nada ZERHOUNI ABDOU , pour une thèse de doctorat de l'Université Grenoble Alpes, spécialité  " NANO ELECTRONIQUE et NANO TECHNOLOGIES "

Mots clés  :  
Caractérisation électrique,Silicon-On-Insulator,EZ-FET,Extraction de paramètres,Modélisation électrique,Procédés à basse température

Résumé :
Au cours des dernières années, les substrats et dispositifs SOI (Silicon-On-Insulator) ont connu de nombreux développements, explorant une large gamme de technologies, de matériaux et de procédés pour diverses applications, telles que l'intégration 3D séquentielle. Pour suivre le rythme de ces avancées, un véhicule de test de caractérisation électrique rapide et fiable est indispensable pour développer les briques technologiques. Les architectures de test traditionnelles sont le pseudo-MOSFET (metal-oxide-semiconductor field effect transistor), largement utilisé pour les substrats SOI, et le transistor FDSOI (Fully-Depleted SOI) entièrement fabriqué, pour la caractérisation des substrats et des dispositifs. Bien que largement employés, les deux ont des limitations : le pseudo-MOSFET ne peut pas être adapté pour la grille avant tandis que la fabrication du MOSFET FDSOI est longue et coûteuse.
Cette thèse introduit l'EZ-FET (easy MOSFET), un dispositif simple et innovant qui comble le fossé entre les deux architectures de caractérisation classiques. L'EZ-FET est un transistor de type FDSOI, avec seulement deux niveaux de lithographie nécessaires pour définir la région active et l'empilement de la grille avant. Il combine l'avantage de fabrication rapide, simple et économique du pseudo-MOSFET avec celui de la configuration à double grille du transistor FDSOI.
Après l'optimisation du dispositif EZ-FET et l'adaptation des techniques et méthodologies de caractérisation à sa configuration unique, nous nous concentrons sur son utilisation pour les procédés à basse température. L'un des principaux défis à basse température (en dessous de 500°C) est la formation des jonctions source/drain (S/D). Deux approches ont été évaluées pour surmonter ce défi. La première option consiste à utiliser un EZ-FET avec des S/D non dopés, éliminant complètement le besoin de toute activation, mais soulevant un problème de modélisation, résolu par le développement d'un modèle électrique adapté et d'une méthodologie d'extraction des paramètres. La deuxième approche consiste en l'activation des dopants S/D par recuit laser, plutôt que par recuit standard au four, soulevant cette fois des défis de procédés technologiques qui seront dépassés et validés par des mesures électriques grâce à l'EZ-FET.
Enfin, l'efficacité de l'EZ-FET optimisé est démontrée à travers la caractérisation de diverses variantes technologiques de substrats SOI, mettant en évidence sa capacité à fournir des retours rapides et complets pour les substrats SOI et pour le développement des briques technologiques de l'empilement de la grille.

Membres du jury :

• Irina IONICA , MAITRESSE DE CONFERENCES HDR - Grenoble INP - UGA : Directeur de thèse
• Jean-Pierre RASKIN,   PROFESSEUR - Université Catholique de Louvain : Rapporteur
• Marc BOCQUET, PROFESSEUR DES UNIVERSITES - Aix-Marseille Université : Rapporteur
• Damien DELERUYELLE, PROFESSEUR DES UNIVERSITES - INSA Lyon : Examinateur
• Claire FENOUILLET-BERANGER, DIRECTEUR DE RECHERCHE - CEA CENTRE DE GRENOBLE : Examinateur
• Frédéric ALLIBERT, INGENIEUR DOCTEUR - SOITEC : Examinateur