Soutenance de thèse de Mr Jae Woo LEE

Lundi   5 Décembre  2011  à 14h:30

Résumé de Thèse:
Cette thèse analyse le fonctionnement de différents types de transistors de faible dimensionnalité sur une base expérimentale. Nous mettons l'accent sur l'analyse des effets de canal courts et des propriétés de transport. En particulier, des caractérisations électriques à température variable nous permettent d'analyser en détail la mobilité dans le canal et de décorréler les différents mécanismes qui la limitent. Plusieurs résultats très importants ont été obtenus. Nous avons montré que, grâce à cette approche qui a l'avantage d'être non destructive, il est possible d'évaluer les rugosités relatives des différentes interfaces qui participent à la conduction dans un transistor de type FinFET, et en particulier celle des faces verticales qui tendent à dégrader les performances du fait de la rugosité induite par le procédé de gravure utilisé pour la fabrication du fin. L'ingénierie de la contrainte représente une technique extrêmement performante pour améliorer le transport. Nous avons étudié le lien entre contrainte et performance pour des transistors à nanofils de type PMOS à canal SiGe. Une analyse approfondie a permis de montrer que la contrainte jouait un rôle plus complexe que prévu dans les composants courts du fait de son impact additionnel sur la diffusion des dopants. Ces conclusions ont des implications technologiques très importantes. Enfin nous apportons également des éléments à l'étude des transistors à nanofils sans jonction (JLT) et, sur la base de simulations simplifiées, à l'évaluation du potentiel des nanofils pour la détection électrostatique de charges.